Intel répond au quatre c?"urs d'AMD par la nanogravure

Quand Intel ne court pas après AMD, c'est AMD qui court après lui. AMD ne sortira pas son quadric?"ur natif avant l'été, soit bien après Intel qui le nargue avec une puce à 45 nm.

Cette fois, le quadric?"ur natif d'AMD est arrivé... Enfin presque. Le fondeur a présenté les détails de Barcelona, mais il faudra attendre l'été pour sa sortie. Sans plus de précision. Le numéro deux du silicium souffre depuis l'an dernier. Intel a mis le premier sur le marché un quadric?"ur, Clovertown. Seule - et excellente - excuse pour AMD, son processeur compte quatre c?"urs natifs sur sa puce, tous reliés entre eux et à la mémoire. Celui d'Intel, lui, réunit deux doubles c?"urs, l'un relié à l'autre. Malheureusement pour AMD, l'histoire, et surtout le marché retient rarement ce type de nuance. Plutôt que d'attendre d'avoir la technologie, Intel s'est jeté sur le devant de la scène alors qu'AMD n'y joue toujours pas...Parce qu'il est natif, Barcelona afficherait de meilleures performances que celles du Clovertown. Les quatre Opteron échangent les informations à la vitesse de l'horloge alors qu'avec les Xeon d'Intel, elles passent par le bus mémoire. De plus, AMD a peaufiné chaque c?"ur, en doublant les instructions en virgule flottante sur un cycle. Mais la performance pure n'est pas le seul but. Le fondeur a travaillé la gestion de la virtualisation. Des pages mémoires sont affectées à chaque machine virtuelle par le contrôleur, et celui-ci autorise ou non l'accès à ces pages. Les machines virtuelles ainsi isolées les unes des autres au niveau le plus bas sont davantage sécurisées.

Plus de 800 millions de transistors

Par ailleurs, les systèmes d'exploitation (OS) ' invités ' accèdent directement à la mémoire comme les OS hôtes, contrairement à ce qui se passe sur le double c?"ur. Enfin, AMD travaille au mélange de c?"urs généralistes et spécialisés dans ses puces avec Fusion (processeur graphique), et plus globalement Torrenza (lire enquête p. 36).Bien sûr, le fondeur évoque aussi des puces en 45 nm pour 2008, et en particulier un quadricoeur plus performant, Shangaï. Intel, lui, n'attendra pas l'an prochain. S'il parle déjà de puces en 32 nm pour 2009, il proposera Penryn dès le second semestre, une famille de Core2 et de Xeon gravés à 45 nm highK/metal (un nouvel isolant performant). Le quadric?"ur Penryn Core2 hébergera plus de 800 millions de transistors. Résultat, des caches de niveau 2, partagés par deux c?"urs, qui compteront jusqu'à 6, voire 12 Mo, s'installent sur la puce. La vitesse du bus mémoire grimpera alors jusqu'à 1,6 GHz. En 2008, ce sera au tour de Nehalem, encore en 45 nm highK/metal. Plus on a de transistors, plus on rit. Le silicium hébergerait huit c?"urs au moins, mais aussi les contrôleurs de la mémoire et du cache, et... un processeur graphique ! Enfin, Nehalem devrait signer le grand retour de l'hyperthreading, une forme de multithreading simultané. En outre, à l'occasion de son Developer Forum cette semaine en Chine, Intel a dévoilé Larrabee, un projet de processeur programmable. Une des grandes tendances du [e-mail]

Le Barcelona d'AMD

Chez AMD, quatre c?"urs partagent un troisième niveau de cache. C'est lui, et non le bus externe comme chez Intel, qui assure les échanges entre les c?"urs. Les transferts se font à la vitesse de l'horloge.

Des puces économes

En 2007, la puissance reste le critère majeur de comparaison entre concurrents. Mais, avec le réchauffement de la planète, ces derniers se battent aussi pour inventer des puces plus économes en énergie.

Barcelona réglera indépendamment la fréquence de chacun de ses c?"urs en fonction de leur charge de travail. De plus, si un c?"ur utilisé à 75 % veut récupérer une donnée sur un c?"ur utilisé à 1 %, il pourra le faire sans augmenter la fréquence de ce dernier. Enfin, AMD gérera l'alimentation de sa puce pour chaque bloc logique, voire pour chaque élément de logique, suivant leur utilisation.

Penryn bénéficiera d'une nouvelle fonction, le DPD (Deep Power Down). Mieux que la classique mise en veille, celle-ci donne lordre au moindre composant de descendre au minimum de sa puissance. Le voltage est réduit au minimum, mais les horloges des c?"urs sont arrêtées, les caches de niveau 1 et 2 sont vidés et éteints, etc.